台积电3nm芯片正式发布 首创硅构建模块 你知道吗？

台积电3nm的新里程碑

虽然台积电3nm芯片已经量产，但截止昨天，我们都没有看到芯片公司发布相关产品。到了今天，这个局面终于被打破了。

美国芯片公司Marvell表示，公司基于台积电 3 纳米 (3nm) 工艺打造的数据中心芯片正式发布。

据Marvell介绍，公司在该节点中的业界首创硅构建模块包括 112G XSR SerDes(串行器/解串行器)、Long Reach SerDes、PCIe Gen 6 / CXL 3.0 SerDes 和 240 Tbps 并行芯片到芯片互连。

按照Marvell所说，SerDes 和并行互连在芯片中充当高速通道，用于在chiplet内部的芯片或硅组件之间交换数据。与 2.5D 和 3D 封装一起，这些技术将消除系统级瓶颈，以推进最复杂的半导体设计。

SerDes 还有助于减少引脚、走线和电路板空间，从而降低成本。超大规模数据中心的机架可能包含数以万计的 SerDes 链路。

根据他们提供的数据，新的并行芯片到芯片互连可实现高达 240 Tbps 的聚合数据传输，比多芯片封装应用的可用替代方案快 45%。

换句话说，互连传输速率相当于每秒下载 10,000 部高清电影，尽管距离只有几毫米或更短。

Marvell 将其 SerDes 和互连技术整合到其旗舰硅解决方案中，包括Teralynx开关_,PAM4和相干DSP,Alaska 以太网物理层 (PHY)设备，OCTEON处理器_,Bravera存储控制器,Brightlane汽车以太网芯片组和定制 ASIC。

而转向 3nm 工艺使工程师能够降低芯片和计算系统的成本和功耗，同时保持信号完整性和性能。

3nm，台积电的新里程碑

据台积电介绍，公司的3奈米(N3)制程技术将是5奈米(N5)制程技术之后的另一个全世代制程，在N3制程技术推出时将会是业界最先进的制程技术，具备最佳的PPA及电晶体技术。

相较于N5制程技术，N3制程技术的逻辑密度将增加约70%，在相同功耗下速度提升10-15%，或者在相同速度下功耗降低25-30%。

不过，N3 的工艺窗口(产生定义结果的参数范围)相对较窄，就产量而言可能并不适合所有应用。而且，随着制造工艺变得越来越复杂，它们的寻路、研究和开发时间也越来越长，所以我们不再看到台积电和其他代工厂每两年出现一个全新的节点。

对于 N3，台积电的新节点导入周期将延长至 2.5 年左右。这意味着台积电将需要提供 N3 的增强版本，以满足其客户的需求，这些客户仍在寻求每瓦性能的改进以及每年左右晶体管密度的提升。

在2022 年技术研讨会上，台积电也讨论了四种 N3 衍生制造工艺(总共五个 3 纳米级节点)——N3E、N3P、N3S 和 N3X——这都将在未来几年推出。

这些 N3 变体旨在为超高性能应用提供改进的工艺窗口、更高的性能、更高的晶体管密度和增强的电压。

其中N3E 提高了性能，降低了功耗，并增加了工艺窗口，从而提高了亮了。但代价是该节点的逻辑密度略有降低。

与 N5 相比，N3E 的功耗将降低 34%(在相同的速度和复杂度下)或 18% 的性能提升(在相同的功率和复杂度下)，并将逻辑晶体管密度提高 1.6 倍。

根据报道，台积电将在 2024 年左右的某个时候推出 N3P(其制造工艺的性能增强版本)以及 N3S(该节点的密度增强版本)。

但台积电目前并未透露这些变体的更多信息。对于那些无论功耗和成本都需要超高性能的客户，台积电将提供N3X，本质上是N4X的思想继承者。同样，台积电没有透露有关该节点的详细信息，只是说它将支持高驱动电流和电压。